Логічне проектування та верифікація систем на SystemVerilog 111913

Книга присвячена SystemVerilog – мові опису апаратури, що використовується для моделювання електронних систем. Розробники SystemVerilog зробили його синтаксис схожий на синтаксис мови С, що спрощує його освоєння. В сучасних підходах до проектування апаратури перевірка моделі (верифікація) не менш важлива, аніж її розробка. SystemVerilog пропонує конструкції, що дозволяють краще відобразити інженерний задум в моделях, програмні абстракції, що спрощують розробку тестових оточень, твердження, що забезпечують перевірку поведінки складних систем, а також засоби вимірювання функціонального покриття в процесі верифікації.

Опис мови подається разом з матеріалом з логічного проектування, так що книга може використовуватися в якості навчального посібника для курсів цифрової схемотехніки та архітектури комп'ютерів.

Видання буде корисним студентам, які проходять вступний курс цифрової схемотехніки, а також розробникам, які знайомі з Verilog або VHDL, але бажають освіжити свої навички або потребують короткому довіднику з SystemVerilog.

Передбачається, що у читача є базова підготовка в області схемотехніки та програмування.